3D芯片，走向何方？在行业中

在行业中，我们看到越来越多的系统示例通过异构集成构建，利用 2.5D 或 3D 连接。在这次采访中， imec 高级研究员、研发副总裁兼 3D 系统集成项目总监 Eric Beyne 回顾了趋势并讨论了构建下一代 3D 片上系统所需的技术。各级报告的进展将使系统设计和开发进入下一个层次，有望在系统的功率-性能-面积-成本 (PPAC) 指标中获得巨大回报。
未来几年哪些主要趋势将标志着您的研究领域？
Eric Beyne：“通过技术、材料和设备架构的创新，传统 CMOS 技术的扩展——导致单片 CMOS 单芯片片上系统 (SOC)——将持续到下一个十年。CMOS 缩放越来越多地得到设计技术协同优化 (DTCO) 的补充，以提高系统的功率、性能、面积和成本 (PPAC) 。但随着成本和技术复杂性的增加，这些方法不再能在系统级提供足够的收益。对于受到所谓内存墙挑战的数据密集型高性能应用程序尤其如此，即无法足够快地访问数据。
为了进一步优化系统的 PPAC 指标，半导体行业越来越关注多芯片异构集成解决方案。
按照这种方法，可以单独优化芯片上的不同功能（使用不同的（节点）技术），并且可以在系统的子组件之间实现更短和更快的连接。第一个“异构”实现（例如高带宽存储器 (HBM)）主要依赖于 2.5 或 3D 小芯片方法，涉及单独设计和处理的小芯片芯片。Die-to-die 通信主要使用标准化接口物理层 (PHY) IP 块实现，将应用限制为延迟容忍功能，例如最后一级内存缓存。
尽管小芯片方法显着拓宽了异构系统集成的范围，但我们将见证不再需要中间接口 PHY 层的真正 3D-SoC 设计的演变。这些 3D SoC 将通过巧妙地协同设计不同的 3D 分区和实现直接的裸片到裸片 3D 互连来实现。”
imec 正在探索哪些途径来克服未来的挑战？
“实现最佳 3D SoC 需要重新设计系统架构，需要电子设计自动化 (EDA) 工具的创新，以在一个视图中实现不同设备的协同设计。
在这种情况下， imec 与其 EDA 软件合作伙伴合作开发用于自动网表分区和 3D 路径优化的解决方案。在这种情况下，我们最近报告了与 Cadence 合作开发的新 3D 设计流程。该软件有助于预测提议的 3D 分区是否会产生强大且功能齐全的 3D SoC ，从而使异构集成更接近工业现实。
其他贡献来自 3D 集成技术开发——3D SoC 的关键推动因素。我们与材料和设备供应商一起开发了各种 3D 互连技术，涵盖从毫米（封装堆叠）到小于 100 纳米（晶体管堆叠）的广泛互连间距。我们开发了高效的冷却解决方案（例如基于冲击的冷却），以更有效地处理越来越密集的高性能片上系统中不断增加的功率。”
还有其他值得一提的技术发展吗？
“背面供电 (BSPD) 是另一项有前途的技术发展，可以帮助实现高性能应用的 3D SoC 。
在 BSPD 网络 (BSPDN) 中，从逻辑芯片的正面到背面去除了功率传输和功率转换——到目前为止，它仅用作载体。因此，可以通过减薄的背面直接向高级微处理器核心芯片供电，而无需通过更高电阻的正面。这可以放宽对先进 IC 系统电源的要求，这些要求越来越受到功率密度、缩放晶体管的较低电源电压（因此，更大的电流）以及激进的 IR 压降的挑战。我们的一个合作伙伴最近宣布将在其未来的技术节点芯片之一中实施 BSPDN 概念。
我们现在可以设想一个多核处理器，它由一个内存缓存晶圆组成，使用细间距晶圆到晶圆键合堆叠在高级微处理器核心逻辑晶圆的顶部。电源通过 BSPDN 直接提供给核心逻辑晶体管。这种逻辑上的存储器结构随后可以堆叠到包含内部和外部互连的第三个芯片上——使用较旧的技术节点进行了优化。”